2008年10月27日 - 安森美半导体(ON Semiconductor，美国纳斯达克上市代号：ONNN)不断开发和拓展完整的时钟解决方案，进一步巩固了其在时钟市场上的技术领导者地位。基于在双极型、CMOS和0.18μm硅锗(SiGe)BiCMOS工艺上先进的锁相环(PLL)电路布局和设计专业技术，安森美半导体25年来一直在最低抖动和skew时钟分配性能方面领先业界。安森美半导体的时间抖动比竞争对手小50%，令系统设计更简易，并消除时间误差。此外，安森美半导体在全球时钟支持(ECL)市场排名第一。
市场研究机构Databeans的调查表明，2007年全球时钟市场收入为16亿美元，预计2007年至2012年总时钟市场年复合增长率(CAGR)将达到11%。安森美半导体标准产品部全球市场营销副总裁麦满权认为，随着市场应用走向融合，硅基时钟和晶振供应商将进行整合，硅基锁相环(PLL)时钟解决方案将继续替代传统晶振(XO)以满足更高频率、复杂度及系统同步对时钟解决方案的要求。
随着自动测试设备、电信及网络、计算机及消费电子产品复杂度及系统数据传输率/频率的不断提高，系统需要更
加精确的同步，并实现更低的抖动(低于1 ps)。同时，系统对高性价比的电磁干扰(EMI)抑制(采用扩频技术)的要求也越来越高。因此，客户需要用多频率时钟产生器来整合时钟树(晶体、PLL、缓存、I/O)，利用高性能的锁相环(PLL)替代较高频率应用中的传统晶振，使时钟扇出具备灵活的skew，并支持多种I/O(LVDS、PECL、HCSL、HSTL)。此外，客户还需要半定制化时钟和可编程时钟来尽量提升系统性能和设计灵活性。这些应用趋势对时钟产生技术及频率元件提出了更高的要求，市场迫切需要能够满足上述需求的完整时钟树解决方案。
麦满权表示：“正是为了迎合时钟市场及时钟产生技术的应用趋势，我们利用先进的半导体工艺和模拟技术专长，开发了一系列全硅频率技术产品。这些产品可以在系统中提供犹如心脏有规律的跳动的准确频率，在实现更高性能的同时，简化系统的复杂程度，实现精确的系统同步。”
安森美半导体的时钟树解决方案包括时钟产生和时钟支持及分配两大部分。前者包括高性能时钟、时钟模块、灵活的CMOS可编程时钟;后者包括时钟分配、分立式PLL器件、时钟支持逻辑。其中，时钟产生部分中基于PLL的PureEdge™硅频率模块NBXxxxx系列目前包括九款产品，均具有业界一流的长期时域抖动性能和10 MHz频率优异的-163 dBc/Hz元件域噪声，可弥补在整合12 Hz至20 MHz频率时的0.4皮秒(ps)均方根(RMS)相位抖动，使整个系统时钟树具有更大的时序裕量。这些元件创造了亚皮秒抖动质量的时钟，可以实现100 MHz、106.25 MHz、125 MHz、155.52 MHz、156.25 MHz、200.00 MHz、212.5 MHz、250 MHz、311.04 MHz和312.5 MHz中的单个和/或两个频率，非常适用于1x/2x光纤信道、串行ATA、iSCSI、PCIe、同步光网络(SONET)/同步数字体系(SDH)、以太网和时钟裕量应用。
采用PureEdge™时钟产生模块可以为设计师带来以下优势：替代传统晶振，降低成本，增加灵活性和功能。在晶振方面，可以缩短传统晶振的上市时间，易于获得非标准频率。更重要的是，混合模块中的PLL可以在5 mm×7 mm×1.9 mm陶瓷封装中直接替代晶振模块。这种方式可以提供多种可供选择的频率、多种逻辑系列输出电平(无需电平转换器)，抑制抖动;还可以降低制造成本，提高可靠性。
安森美半导体标准产品部先进逻辑分部总监兼总经理何焘(Dan Huettl)说：“安森美半导体的PLL硅频率技术可以提供极有竞争力的相位噪声和稳定的性能，因此将逐渐替代目前微处理器和采用微控制器的系统中的传统晶振。”他表示，PLL技术还具备许多其他传统晶振所没有的优势，包括设计上的灵活性、可编程能力，有助于降低成本和提高性能。可编程PLL还可以产生多种频率，支持多种接口，所以能以单一IC满足全部时钟树要求，让客户能以单个器件替代多个晶振，实现灵活的设计。此外，它还支持扩频和可编程延迟等新功能。
值得一提的是，除了高性能PureEdge™时钟产生模块为设计人员实现晶振替代和提升灵活性，安森美半导体的可编程时钟以单颗器件替代传统解决方案，为设计人员提供灵活性，并具有一流抖动性能，帮助他们满足设计要求。以常见的机顶盒(STB)、数字电视、家庭网关和其它消费应用等为例，这些系统中可能涉及到众多不同的功能模块，需要不同的时钟频